GPIO

模组支持大量GPIO信号用于各种状态通知，其中部分信号复用为管理接口，在默认状态下不作为GPIO使用。特殊状态下（例如模组单独使用，外部没有合理设计的载板）这部分引脚复用为GPIO，为载板提供控制和状态通知功能，这部分引脚功能复用由CPLD控制。GPIO管脚在不使用时，可以悬空，具体处理方式还需要参考管脚复用功能要求。

GPIO信号列表如表1所示。

表1 GPIO信号列表
位置	管脚网络名	类型	描述	不使用处理方式
G44	GPIO0/BOOT0	IO	通用数据输入、输出0	悬空
G43	GPIO1/BOOT1	IO	通用数据输入、输出1	悬空
E44	GPIO2/BOOT2	IO	通用数据输入、输出2	悬空
E43	GPIO3/BOOT3	IO	通用数据输入、输出3	悬空
F42	GPIO4/PCIe_RSTN	IO	通用数据输入、输出4	悬空
F41	GPIO5/PCIe_RSTN	IO	通用数据输入、输出5	悬空
G40	GPIO6/CPU_INTN	IO	通用数据输入、输出6	悬空
G39	GPIO7/CPU_INTN	IO	通用数据输入、输出7	悬空
E40	GPIO8/BOOT_STATE	IO	通用数据输入、输出8/BOOT状态	悬空
E39	GPIO9/RST_INOUT	IO	通用数据输入、输出9/主片复位输出，从片复位输入	悬空
F38	GPIO10/SYNC_OUT	IO	通用数据输入、输出10/SYNC输出	悬空
F37	SYNC_IN	I	SYNC输入信号	悬空

表2 系统相关信号说明
位置	管脚网络名	类型	描述	设计概述
G43	BOOT1	IO	BOOT[1:0]，模组内部弱上拉；	CPLD做弱上拉，使用时，扩展板强下拉阻值1k；预留10k上拉到3V3_STBY，连接到载板逻辑则不需要预留上下拉。 11: CHIP_ID（00） (主)；10/00/01：RSV。
G44	BOOT0	IO	BOOT[1:0]，模组内部弱上拉；
E44	BOOT2	IO	MP_MODE，模组弱上拉	使用时，扩展板强下拉阻值1k（仅限多P场景使用；单P场景悬空即可。 0：RSV；1：单P模式（扩展板默认不连接）。
E43	BOOT3	IO	预留PIN，模组CPLD内部弱上拉；	留PIN，CPLD内部弱上拉；
F42	PCIe_RSTN	IO	PCIe外设复位信号输出	参考《PCI Express Card Electromechanical Specification Revision 4.0》设计。建议此信号输入扩展板CPLD，调整信号和PCIe卡上电12V之间的时序关系。
F41	PCIe_RSTN	IO	PCIe外设复位信号输出
G40	CPU_INTN	IO	CPU中断输入	留PIN，CPLD内部弱上拉；
G39	CPU_INTN	IO	CPU中断输入/测试模式	TEST_MODE，模组上弱上拉(10k)，扩展板提供控制信号。 0：测试模式；1：正常模式
E40	BOOT_STATE	IO	BOOT状态输出	输出给SWITCH的信号 0（默认）：当前处于Bootrom阶段，开关切换到逃生通道。 1 ：当前处于UEFI阶段且完成了跨片初始化，开关切换到正常I2C通道。
E39	SYNC_RST	IO	CPLD内部弱上拉	预留
F38	SYNC_OUT	O	同步信号输出	预留
F37	SYNC_IN	I	同步信号输入	预留
A60	PWR_EN	I	模组默认10K上拉	电源使能，高有效
A59	PWR_GD	O	模组默认上拉10k	模块电源PG输出，高有效
C60	SYS_RSTN	I	模组默认上拉10k	模组复位输入，业务单独复位
C59	CB_RSTN	O	NA	外设复位输出，低有效
E60	MMU_RSTN	I	NA	模组管理单元复位，低有效（仅限STBY电源域）
E59	WDT_OUT/PROCHOT/CATERR	O	NA	看门狗心跳输出，1Hz/CPU过热信号/致命错误输出，低有效；为低时需要立即下电保护处理。 WDT_OUT和ERR功能在CPLD里面做切换，默认使用PROCHOT功能。
J60	PWR_BRK	I	NA	降低系统功耗请求输入（920无此特性），低有效
J59	WAKEN_IN	I	NA	系统唤醒请求（920无此特性），低有效
L60	PWR_STATE[1]	O	模组运行状态输出	00:关机状态 11:正常状态
L59	PWR_STATE[0]	O	模组运行状态输出	00:关机状态 11:正常状态
K61	PRSNT	O	模组在位输出	模组在位检测信号，模组端接GND，扩展板10K上拉

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