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单板设计参考

图1 CPU_I2C拓扑图

各I2C接口的功能存在区别,需要按照本指导要求设计,不支持用作其他功能。由于CPU、软件等方面的设计限制,基于KP920平台的CPU I2C总线额外设计要求如表1所示。如果I2C接口不使用,且复用的其他功能也不使用,管脚悬空处理即可。

表1 模组I2C总线设计约束

I2C 总线

功能和设计要求描述

CPU_I2C0

主模式,BIOS独占I2C。在启动(Bootrom)阶段提供HCCS配置逃生通道,连接从片CPU_I2C2,双P场景使用,单P场景不需要使用。

UEFI和OS阶段提供I2C接口,主要连接BIOS需要访问的I2C Slave,如CPLD(获取寄存器),热插拔端口(CPLD或者9555)。

CPU_I2C1

IPMB接口,CPU作为Slave,BMC用作Master,仅限IPMB协议使用,不连接其它设备。此端口用于管理端口,用于传输CPU温度/Loadline/主频/管理信息等信息。2P场景BMC只与主片通信。

CPU_I2C2

仅限M7(CPU管理网络的模块)连接CDR、光模块等Slave(网络相关器件相关I2C),不支持其他外设。建议连接使用CDR来改善插损,在没有CDR的情况下,I2C2直接接入光模块,不建议悬空。

除此之外还用作2P场景逃生通道的Slave端口,仅限从片连接主片逃生通道I2C。

当前处于UEFI阶段且完成了跨片初始化后需切换到正常I2C通道,即连接CDR、光模块等Slave。

用于HCCS为从模式,用于管理网络时为主模式。

CPU_I2C3

主模式,RTC专用I2C,BMC可预留通过CPLD仲裁来共用RTC。

CPLD_I2C0

从模式,BMC和CPLD通信,温度、电压、电源状态等信息。

CPLD_I2C1

主模式,CPLD控制其他I2C器件,温度传感器、IO扩展等;默认GPIO功能,I2C功能需CPLD定制版本,当前用作GPIO。

部分I2C地址参考如下:

  • CPLD_I2C0:0xA0(CSR),0x60(SMC)
  • CPU_I2C0:0xA7、0XA4(2个EEPROM)
  • CPU_I2C1:0x2C(IPMB)
  • CPU_I2C2:0xEA(HCCS slave)或者板载网卡CDR设备(自行设计)
  • CPU_I2C3:RTC(自行设计)