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title: 概述
description: "BMC模组支持多路复位，芯片分3个复位域：上电复位域PORN、HOST复位域ESPI_RSTN及BMC复位域RSTN，支持管脚控制上电复位、芯片热复位、BMC域复位、HOST域复位和两路PCIe复位。模组支持1路状态指示CHIP_ACTIVE。"
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# 概述

BMC模组支持多路复位，芯片分3个复位域：上电复位域PORN、HOST复位域ESPI_RSTN及BMC复位域RSTN，支持管脚控制上电复位、芯片热复位、BMC域复位、HOST域复位和两路PCIe复位。模组支持1路状态指示CHIP_ACTIVE。


**表1 复位信号列表**

| 位置 | 管脚网络名 | 方向 | 设计概述 | 不使用处理方式 |
| --- | --- | --- | --- | --- |
| R25 | PORN | I | 芯片上电复位输入，复位全芯片所有的逻辑，低电平有效。 | 必须使用 |
| R26 | RSTN | I | BMC域复位输入，复位BMC域的逻辑及寄存器，低电平有效。 | 必须使用 |
| P28 | LPCS\_RST\_IN\_N | I | 即ESPI\_RSTN，HOST复位，低电平有效。 | 必须使用 |
| F4 | BMC\_UNSE\_RST0\_N | O | 芯片BMC非安全域复位输出信号，低电平有效。 | 必须使用 |
| P25 | PCIE0\_RSTN\_INT | I | PCIE0接口复位输入，低电平有效。 | 输入下拉（1\-10K） |
| P26 | PCIE1\_RSTN\_INT | I | PCIE1接口复位输入，低电平有效。 | 输入下拉（1\-10K） |
| F5 | CHIP\_ACTIVE | O | 芯片状态指示，系统正常运行时输出方波（默认1Hz），watchdog出现异常则输出高电平。 | 必须使用 |


系统上电复位需要所有复位控制管脚配合完成，时序如图1所示：

图1 系统上电复位时序图

系统上电复位步骤如下：

1. 系统电源稳定后，拉低PORN、RSTN、ESPI_RSTN、PCIE0_RSTN_INT、PCIE1_RSTN_INT并保持超过5us。
2. 芯片收到管脚复位后经过滤毛刺、同步等模块后把芯片内所有复位信号拉低。
3. 系统先置RSTN无效，1us再置PORN无效，并保持ESPI_RSTN、PCIE0_RSTN_INT、PCIE1_RSTN_INT处于复位状态。
4. PORN无效后芯片BMC_UNSE_RST0_N输出为0并保持200ms后再将BMC_UNSE_RST0_N置为无效。
5. PORN释放250ms后释放ESPI_RSTN、PCIE0_RSTN_INT、PCIE1_RSTN_INT复位。
6. 芯片收到ESPI_RSTN、PCIE0_RSTN_INT、PCIE1_RSTN_INT信号无效后释放内部信号，整个上电复位过程结束。
  PORN仅用于上电复位控制，不允许单独使用控制整芯片热复位。 管脚复位有效时间不短于5us。 请注意PORN和BMC_UNSE_RST0_N的有效时间长短，可能会出现内部复位解除，外部受BMC_UNSE_RST0_N控制的器件仍处于复位状态。


芯片热复位是需系统保证和周边器件复位同步，否则将引起系统异常，时序如图2所示。

图2 芯片热复位时序图

内部触发整芯片复位，触发内部复位有效，同时输出BMC_UNSE_RST0_N有效并保持200ms，系统可以利用该信号对周边器件进行复位（比如EMMC和PHY）。系统配置相关寄存器后，经过约576个参考时钟周期（23040ns）释放启动核复位，软件配置释放非启动核复位，整个复位过程结束。

BMC_UNSE_RST0_N有效时间需要根据外部器件的要求进行合理的配置。


系统通过RSTN触发BMC域复位，复位流程如图3所示。

图3 BMC域单独复位时序图

BMC域单独复位步骤如下：

1. 系统拉低RSTN超过5us，触发BMC域复位流程。
2. BMC_UNSE_RST0_N保持时间默认为200ms。
3. 硬件置BMC_UNSE_RST0_N为1，等待256个参考时钟周期，之后等待RSTN无效后256个参考时钟周期，硬件置启动核复位无效。
4. 软件配置释放其他核的复位，复位流程结束。
  系统需使用BMC_UNSE_RST0_N复位周边相关器件保证系统工作正常。 RSTN复位有效时间不得小于5us。 BMC_UNSE_RST0_N的有效时间需要适配外部器件。


ESPI_RSTN拉低超过5us则可触发HOST域复位，其复位流程如图4所示。

图4 管脚触发HOST域单独复位时序图

管脚触发HOST域单独复位步骤如下：

1. ESPI_RSTN拉低可触发host域复位，并保持超过5us。
2. Hi1711检测到ESPI_RSTN下降沿经过内部处理后，拉低Host_rst_n。
3. Host_rst_n至少保持256个参考时钟周期等待ESPI_RSTN无效释放Host_rst_n，复位流程结束。
  PCIE0_RSTN_INT有效时间不得短于5us。


PCIE0相关模块除了strap管脚ESPI_RST_PCIE为1时受ESPI_RSTN管脚控制外，还支持管脚（PCIE0_RSTN_INT）控制复位及软件寄存器触发复位，单独复位时需系统保证和对接PCIe设备同步复位，其复位时序图如图5所示，PCIE1同PCIE0。

图5 PCIe单独复位时序图

PCIe单独复位步骤如下：

1. 管脚PCIE0_RSTN_INT由1变成0触发PCIE0相关模块复位流程，并保持超过5us。
2. Hi1711检测到PCIE0_RSTN_INT信号下降沿，经过内部处理后，拉低pcie0_rst_n。
3. Pcie0_rst_n至少保持256个参考时钟周期，管脚PCIE0_RSTN_INT复位释放后释放pcie0_rst_n，复位流程结束。
  PCIE0_RSTN_INT有效时间不得短于5us。