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title: FAQ
description: "**表1 FAQ**"
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# FAQ


**表1 FAQ**

| 序号 | 问题 | 问题分类 | 解答要点 |
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| 1 | 模组的XGE网络是否支持100GBASE\-KR4协议？ | 硬件 | 支持。 |
| 2 | KP920模组有适配过哪些PCIe Switch芯片？可以从哪里查询到？如果外接多个NPU卡时，需要对当前的PCIe进行扩展（当前PCIe资源不足），是否有适配的方案？ | 兼容性 | 目前KP920模组未适配过PCIe Switch芯片，未进行过扩展连接，有需求请伙伴/客户自行开发适配。 |
| 3 | 能否提供SerDes Tool工具和使用说明？客户端需要测试信号眼图。 | 工具 | SerDes Tool工具和使用说明，请联系PAE获取。 |
| 4 | BMC模组的NCSI接口兼容的网卡有哪些？NCSI网卡属于哪一类？ | BMC | 在计算产品兼容性助手查询所兼容的网卡。具体支持的协议，请根据每个网卡的规格书及说明自行确认。 计算产品兼容性查询助手网址：https://info.support.huawei.com/computing/tools/compatibility\-query/enterprise/kunpeng\-computing/system\-compatibility(https://info.support.huawei.com/computing/tools/compatibility\-query/enterprise/kunpeng\-computing/system\-compatibility) |
| 5 | 载板CPLD逻辑代码可以开放吗？当前开放的载板CPLD IP核模块（包括SMC/Hisport）有哪些厂家？是否限定了CPLD的使用？ | 逻辑 | 载板的CPLD代码不开放，需要自行开发。可以提供逻辑模块框图，安路EF2/EF3、紫光的SMC和sgpio\_over\_hisport的IP核模块，其他系列及型号的IP核暂无。 |
| 6 | GE、10GE、40GE的网络接口类型，连接背板和光模块使用的是哪种协议？ | 硬件 | 背板：KR/R 光模块：SR/CR |
| 7 | CPU同一网络接口在同一速率下，连接背板应用和光模块应用时，是否需要进行模式切换？ | 硬件 | BIOS配置需要切换（需要不同的BIOS文件）。 |
| 8 | CPU网络接口是否支持RoCE V2协议？ | 硬件 | CPU网络接口支持RoCE V2协议。 |
| 9 | CPU的网络配置模式和高速serdes模式如何配置？ | 硬件 | 方案1：BIOS定制，固定一个模式。 方案2：通过载板CPLD的Hisport接口向模组CPLD上报配置，需要载板CPLD加入Hisport IP核，编写相应接口模块，具体方式详见寄存器手册的对应模块。 |
| 10 | KP920模组和BMC模组之间互联的I2C和LPC两个接口分别用来传递哪些信息？LPC通路是否支持CPU与其他器件通信？ | 硬件 | LPC：CPU与BMC传递串口与BT消息，不支持与其他器件通信。 I2C：I2C0作为IPMB通道。 |
| 11 | KP920模组是否可以安装鸿蒙系统？ | 兼容性 | 目前不支持，如果伙伴或客户评估一定要支持，需联系生态创新中心提供支持，并联系相应代表处提交FAE支持电子流，进行后续开发评估。 |
| 12 | SGPIO如何实现点灯？ | CPLD | CPU出的SGPIO串行信号传递至载板CPLD，载板CPLD解析为138bit的信号再传至对应寄存器，按照寄存器手册SGPIO部分进行点灯。 |
| 13 | CPU的SPI CLK当前是50M，是否可以向下降频？ | 逻辑 | 当前不支持降频，伙伴无法自行调整，涉及到模组逻辑代码归一化问题，不建议降频处理；后续模组逻辑代码如有版本更新，可加入降频选择通路，具体时间待定。 |
| 14 | 当前客户设计中CPU\_I2C2是悬空的。此端口悬空影响光口的基础通信吗？会导致光口无法Link吗？ | 硬件 | 请按照参考设计说明中的建议和要求连接。 |
| 15 | 对于没有CDR的光模块，I2C2是否可以悬空？ | 硬件 | 没有CDR的情况下，I2C2直接接入光模块，不建议悬空。 |
| 16 | 客户使用的10G\-KR设定，反馈做大文件包PING测试时，有丢包问题。请问10G\-KR丢包主要是检测PCB插损设计吗？如果插损无法满足，需要用CDR设计吗？ | 硬件 | 丢包可能是插损引起的，也可能是其他设计问题，比如STUB、串扰等。插损不满足时需要用CDR。 |
| 17 | BMC模组对KP920模组和FT2500平台适配的支持功能有哪些差异？ | 硬件 | 参见下图： |
| 18 | 如果一套系统中，既有BMC模组做主，也有BMC模组做从，主从之间通过IPMB通信。BMC模组固件可以共用吗？还是要分两版不同的固件？ | 硬件 | 目前没有多BMC模组在同一系统中的应用。多BMC模组之间的主从管理需要客户自行设计。 |
| 19 | BMC模组有哪些接口支持IPMI？ | 硬件 | I2C0\-I2C3支持IPMI。 |
| 20 | 模组出了两路MDIO，是否两路都可以使用？模组最多支持外接几路PHY？ | 硬件 | 目前只能用MDIO0，MDIO1不建议使用。1个CPU最多支持外接五个PHY通路。 |
| 21 | S920X08模组和S920S08模组有什么区别吗？ | 硬件 | S920S08模组是继S920X08模组开发的另一款PIN兼容的产品。具体CPU型号和内存规格会有不同，整版尺寸上也会有所差异，但是CPU Socket及PIN定义相互兼容。 |
| 22 | Hilink0/Hilink1只能用做Hydra接口吗？双路互联时是否两组接口都必须使用？单路应用时能不能用做PCIe接口？ | 硬件 | S920X08模组双路应用时，需要Hilink0/Hilink1都用于CPU互联。单路应用时不能用作PCIe接口；S920S08模组双路应用时，Hilink0用于互联，Hilink1部分可用于PCIe接口。单路应用时，Hilink0不能用作PCIe接口。 |
| 23 | Hilink3和Hilink2出8个1GE/10GE/25GE网口，这8个网口速率可以随意配置还是可以自适应？一组Hilink内的四个网口，速率是否要保持一致？ | 硬件 | 8个XGE相互之间是独立的，可根据需求进行配置，网络速率配置需要向华为提出定制化需求。 |
| 24 | 参考设计中，BMC模组引出了2组USB接口，其功能是什么？能否当做CPU的USB接口使用？ | 硬件 | BMC模组USB用于连接WIFI/BT模块进行无线远程管理，近端运维。不能当做CPU的USB接口使用。 |
| 25 | Hilink4的使用方式（Hilink4和Hilink9组成了PCIe2x8接口）： x4接口，参考设计的配置为2个SATA接口和2个PCIex1接口，根据前期提供的CPU参数资料，PCIe2控制器支持拆分为4个x2接口，是直接把x4接口拆成了4个x1使用？拆分出来的2个SATA接口是否支持RAID？还是需要使用SAS接口接mSATA盘来组RAID？ | 硬件 | Hilink9对应PCIe 4.0 X4；Hilink4对应2个PCIe 2.0 x1 2个SATA；CPU SATA/SAS不支持RAID。 |
| 26 | KP920模组和BMC模组有没有具体的产品型号？CPU的48核和64核是否有不同的产品型号？ | 硬件 | KP920模组和BMC模组的具体产品型号详细见模组技术规格书和BMC硬件指南。 |
| 27 | 在KP920模组Hilink9配置为SAS时，是否支持SATA盘？是否与具体的配置有关？ | 硬件 | 参考KP920模组技术规格书，Hilink9不支持SATA盘。 |
| 28 | 关于XGE\-25GT/s、HCCS\-30GT/s两组高速总线的layout guide有何管控建议？包括载板的PCB走线长度/插损要求，space to self/space to others等要求 | 硬件 | 插损及互联约束设计请参考设计指导。 |
| 29 | BCM和CPU访问的SPI flash通过CPLD切换是否可行？ | 硬件 | 不能用CPLD选通，既不支持4线模式，时序也无法保障。 |
| 30 | SGPIO\_CLK连接至CPLD的普通GPIO引脚是否可行？ | 硬件 | 3V3电平Bank都可以。 |
| 31 | KP920模组的I2C2是否可以用于除网络管理之外的其他外设？ | 硬件 | I2C2就是网络管理功能。另外2P场景也是从模块连接主片逃生通道，不支持其他外设。 |
| 32 | KP920模组的I2C1和CPLD I2C0同时连接至BMC模组的I2C0是否可行？ | 硬件 | 不行，KP920模组I2C1和BMC模组的I2C0是专做IPMI通道使用。 |
| 33 | KP920模组的各个I2C地址分别是多少？ | 硬件 | CPLD\_I2C0：0xA0（CSR），0x60（SMC） CPU\_I2C0: 2个Eeprom（0xA7、0xA4） CPU\_I2C1：0x2C（IPMB） CPU\_I2C2：0xEA（HCCS slave）或者板载网卡CDR设备（客户设计）。 CPU\_I2C3: RTC (客户设计) 可以参考KP920模组设计指导。 |
| 34 | BMC模组的各个I2C地址分别是多少？ | BMC | BMC模组基于载板自行选型定义，所选器件的地址参考器件手册。建议I2C0/I2C1连接到KP920模组，做IPMB、SMC通信使用；I2C2 FRU地址已给出，参考规格书。 |
| 35 | BMC模组的哪几个I2C可以作为从模式，用于对外上报板内温度电压电流等信息？ | BMC | BMC模组的I2C理论上都可以设置为从模式，但并未验证和实测，需要根据客户/伙伴的特定设计自行验证。 |
| 36 | KP920模组的SerDes 36\-39 PCIe是否支持3.0？ | 硬件 | 支持（Hlink4）。 |
| 37 | BMC模组也需要访问RTC吗？ | BMC | 带内带外可以共用RTC，可通过CPLD仲裁。 |
| 38 | KP920模组温度/传感器/日志等信息的传递时，Hisport、LPC、I2C0、CPLD\_I2C0之间有什么的区别？ | BMC | Hisport：高速serdes配置信息（PCIe 速率、带宽等）。 LPC：KP920模组的BT消息/串口消息通过LPC传给BMC模组。 I2C0：板载网卡MAC配置信息（eeprom），与载板无关。 CPLD\_I2C0（下挂两个设备）： 0xA0（CSR），提供模组组件描述信息。 0x60（SMC），逻辑模拟的smc控制器；模组卫星管理模块。 |
| 39 | 载板CPLD读取到Hisport的信息后，如何传递给BMC模组？ | CPLD | 可以通过对接BMC的I2C通路，使用SMC命令字传给BMC。 |
| 40 | KP920模组与BMC模组是否可以通过NCSI直接互联？ | 硬件 | KP920模组支持NCSI，但HW没有产品化实现过，无实践参考。 |
| 41 | KP920模组的NCSI规格书上写RSV，这个功能是否可用？ | 硬件 | KP920模组支持NCSI，但HW没有产品化实现过，无实践参考。 |
| 42 | KP920模组的NCSI\_RX\_ERR，哪种电平表示错误？ | 硬件 | KP920模组支持NCSI，但HW没有产品化实现过，无实践参考。原则高电平。 |
| 43 | BMC模组默认从EMMC启动，这个EMMC的固件如何烧录？ | 硬件 | 出厂烧录基础固件，伙伴或者客户侧通过在线升级更新固件。 |
| 44 | KP920模组的固件如何获得？ | BIOS/CPLD | BIOS走IBV方式，模组CPLD出厂预制。 |
| 45 | BMC模组的STRAP pin在什么时候检测？ | 硬件 | 3V3\_standy 上电检测，提供软件（BMC）初始化BMC模组。 |
| 46 | BMC模组配置成从SPI启动时，用哪个SPI接口？ | 硬件 | 不支持，BMC模组已拉死，从emmc启动。 |
| 47 | BMC模组配置从local bus启动时，local bus 如何操作？ | 硬件 | 不支持，BMC模组已拉死，从emmc启动。 |
| 48 | 能否提供KP920模组Hilink高速线模块内部走线时长表？ | 硬件 | 无需关注模组内部走线长度，KP920模组设计指导高速PCB设计规则说明就是按载板余量给出的，模组内部的损耗已经扣除。 |
| 49 | 能否提供BMC模组高速信号线模组内部走线时长表？ | 硬件 | 2路高速seders按PCIe X1对接KP920模组，参考KP920模组设计指导中PCB高速设计部分说明。 |
| 50 | BMC模组是否基于OPEN BMC开发？如何授权？ | BMC | 伙伴可以基于Open BMC做开发，不需要授权。 |
| 51 | 2P模式，BMC模组只接1路PCIe给主CPU是否可以？还是两路PCIe都要使用？ | 硬件 | 都接主CPU，可以只接KVM的那一路（PCIe0用于KVM和VGA，PCIe1用于黑匣子日志收集，顺序不能接反）。 |
| 52 | 关于CPU时钟，是否能以50M晶振给1P的AUX\_CLK，1P的CLK\_100M给buffer，buffer给2P的AUX\_CLK与其他设备？ | 硬件 | 不行，2P场景的AUX时钟必须是同源时钟。 |
| 53 | BMC模组的ADC是否有功能？是否支持测量差分电压？是否支持测量PN结温度？ | 硬件 | BMC模组的ADC只支持模拟量信号，不支持差分电压。 |
| 54 | PCIe信号在载板上走85Ω还是90Ω？ | 硬件 | 90Ω。 |
| 55 | BMC模组的 RTC\_CLK 是否有RTC功能？接时钟的话与配置功能冲突？ | 硬件 | rtc\_clk仅作为配置功能使用，没有RTC功能。作为配置PIN使用，预留上下拉电阻，默认下拉，0：single BMC。 |
| 56 | BMC board\_cfg\_info里的BMC\_SD1\_D[3:0] 对应哪几个pin？ | 硬件 | 默认值为0011。高位00是D2 D3下拉，D0 D1上拉。组合代表BMC模组的PCB版本号；此处客户/伙伴只涉及载板开发与使用配置，不需要修改。 |
| 57 | BMC模组参考原理图的SD\_CMD、SD\_WP、SD\_CD是什么配置功能？ | 硬件 | 参考设计指导书。 |
| 58 | KP920板载网卡MAC地址是否可以更换？ | 硬件 | 出厂已经默认在EEPROM中，不能更改。 |
| 59 | KB加速库是否可以对外提供？ | 工具 | 需要区分具体的加速库，需解决方案进一步确认。 |
| 60 | 模组适配过的交换芯片是否有推荐厂商？ | 硬件 | 没有，需要伙伴自行适配。 |
| 61 | 原生BIOS是否提供源码？具备的功能如何？ | BIOS | 模组上没有BIOS，BIOS芯片在载板上，需要联系IBV伙伴进行协商确认。 |
| 62 | BMC模组和KP920模组交互关系如何（尤其涉及KP920启动初始化过程？以及和BIOS交互） | 硬件 | KP920模组启动不依赖BMC模组。KP920模组通过接口上报故障诊断、硬件基本信息。 |
| 63 | 40GE/100GE是在BIOS阶段配置还是网卡驱动阶段配置？ | 硬件 | BIOS阶段配置。 |
| 64 | 关核、降频以及在线升级功能，BIOS阶段是否有相应配置？ | 硬件 | 均在BIOS中配置，需联系IBV提供相关接口和支持。 |
| 65 | 考虑后期的板级管理，能否提供I2C具体上报内容（电压、功耗、状态，数据字节）、协议格式（多大字节、包头、包尾信息）？ | 硬件 | 参见KP920模组管理接口文档。 |
| 66 | CPU 40GE/100GE协议是否支持KR4 模式？ | 硬件 | 支持。 |
| 67 | 模组主12V输入电压范围，是否为10\-14.5V均可以？ | 硬件 | 5%的波动，具体参见规格书。 |
| 68 | 1模组下方的连接器具体规格，压接还是表贴？以及连接器匹配高度？ | 硬件 | 参见模组设计指导书。 |
| 69 | 仿真和环境实验的时候，DDR4颗粒是否需要贴散热器？ | 硬件 | 需要根据伙伴及客户的环境温度进行仿真。 |
| 70 | 作为外置显示接口使用时，PCIe的最小配置宽度为2，可以只连接1个Lane吗？ | 硬件 | 参见模组设计指导书。 |
| 71 | 单个KP920模组时，AUX\_CLK辅助时钟输入是否需要连接？ | 硬件 | 单路AUX不需要链接，悬空即可。 |
| 72 | BMC模组是否有插卡形式可选？ | 硬件 | 通用服务器天池架构有BMC插卡可以提供，连接器为4C+金手指连接器。 |
| 73 | BMC模组UART5是否需要在前面板用RJ45接口？ | 硬件 | 外部连接器的型号由客户自行设计使用。 |
| 74 | BMC模组设计指导中提到的EEPROM，是给KP920模组用的吗？主要用途是什么？一定要用推荐的两家型号吗，能否选用其他国内型号？ | 硬件 | EEPROM是给载板烧录FRU；推荐的型号已经完成软件适配，新选型是可以支持的，但是需要重新做软件适配。 |
| 75 | 能否明确JTAG信号的多路开关架构？ | 硬件 | 参考BMC模组设计指南。 |
| 76 | 考虑到KP920模组PVREF的供电电流有限，如果用载板的1.8V\_STB代替该电源，是否可行？ | 硬件 | 模组的1.8V的电源只建议给载板上与模组板相关的外设IO（BIOS FLASH等）供电，其他载板的1.8V设备及器件由载板本身的电源供电及提供。 |
| 77 | KP920模组SPI FLASH有品牌限制吗？ | 硬件 | 参见模组设计指导书，推荐的型号已经完成软件适配，新选型是可以支持的，但是需要重新做软件适配。 |
| 78 | KP920模组UART提到的串口录音是什么功能？ | 硬件 | KP920模组的系统串口，用来调试和定位问题，记录的信息存在BMC模组的EMMC中。 |
| 79 | 单路模组，如果不用HCCS功能，CPU\_I2C0能否不接？ | 硬件 | 可以。 |
| 80 | BMC模组自身的程序如何烧录？BMC模组可以安装哪些操作系统？ | 硬件 | 模组自身的程序出厂已提供，伙伴/客户定制的版本可以升级。操作系统与BMC的系统合一，出厂自带，不支持定制和安装其他系统。 |
| 81 | BMC模组与KP920模组之间是否一定需要LPC吗？ | 硬件 | 是的，必须通过这个接口通信。 |
| 82 | Hisport通信协议是否对我司开放？对应载板上CPLD该部分是否有例程？ | CPLD | 不提供源代码，可以提供IP核及对应的接口。 |
| 83 | Hilink3 是否支持4路千兆? | 硬件 | 支持。 |
| 84 | Hilink3配成40GE时支持哪些协议？是否支持光模块？ | 硬件 | 40GE支持KR/SR/CR，支持光模块。 |
| 85 | HLink8 能否拆成两路X4X4？Hilink7与Hilink10能否组成X8？ | 硬件 | 均可以。 |
| 86 | Hilink4是否支持2个SATA盘+1路PCIe X2？ | 硬件 | 支持2个SATA、2个PCIe X1，如果Hilink4同时使用PCIe和SATA时，PCIe只能使用Gen1/Gen2。 |
| 87 | 2P模组的Hilink0和Hilink1都用于HCCS互联时，1接1还是1接0？ | 硬件 | 两种都支持，BIOS适配即可。建议按照载板上0接0，1接1。 |
| 88 | HCCS单通道带宽多少？ | 硬件 | 最高30Gbps，支持20Gbps。 |
| 89 | KP920模组与BMC模组是否共用BIOS FLASH？ | 硬件 | 模组使用BIOS FLASH，BMC仅用于FLASH升级，在升级时切换通道并发送数据。 |
| 90 | BMC模组是否需要外挂FLASH？用哪个接口？（规格书上注明BMC模组的SFC要接KP920模组的BIOS FLASH） | 硬件 | 不需要外挂flash，参考BMC模组设计指导。BMC模组的SFC接KP920模组的BIOS FLASH是用来预留的BMC模组升级bios的升级通道。 |
| 91 | BMC模组是LGA还是BGA封装？BGA的话是否植好锡球？请提供焊接说明？ | 硬件 | LGA封装，直接焊接载板，其他参考规格书。 |
| 92 | 请提供BMC模组的LGA底座推荐型号与安装说明？ | 硬件 | 参考BMC模组规格书。 |
| 93 | KP920模组与BMC模组的默认调试串口是哪个？ | 硬件 | 参见模组设计指导。 |
| 94 | KP920模组哪些接口是STBY供电的，哪些不是？ | 硬件 | SGPIO、SFC、Hisport、CPLD I2C、UART、GPIO、JTAG、SYSTEM，详见PINMAP。 |
| 95 | 请提供BMC模组供电说明与电源域说明 | 硬件 | 参考规格书说明。 |
| 96 | 根据BMC模组PIN脚分布图，BMC模组是否需要1.8V、1.0V、0.9V供电？对应功耗分别多少？ | 硬件 | 只需要3.3V STB供电，参考规格书说明。 |
| 97 | 2P模式两个KP920模组是共用BIOS FLASH，还是需要两个独立的FLASH？ | 硬件 | 一个BIOS，CPU主从关系，BIOS挂在主CPU下。 |
| 98 | 能否提供KP920模组的3D模型？ | 硬件 | 项目随版本归档发布到HIC上。 |
| 99 | 能否提供KP920模组的参数资料？ | 硬件 | 项目随版本归档发布到HIC上。 |
| 100 | CPU网口和BMC网口的PHY芯片是否可以自行选型? | 硬件 | 需要使用已经适配过的PHY芯片，推荐使用YT8521。BMC网口使用未经适配的PHY芯片，会导致无法进入iBMC Web管理界面。 |
| 101 | KP920模组在2P模式下，主从之间的上电时序有什么要求？是否要求同时上电或者有先后关系？ | 硬件 | 两P之间需要采用相同的电源上电，不要存在较大时序差。单P的上电要求设计指导中已明确说明；双P时需要两个KP920模组的PWR\_EN同时送出，不需要做额外的延迟处理。微小的时序差异可以接受。 |
| 102 | 能否提供KP920模组的PIN复用表？ | 硬件 | 参考KP920模组技术规格书。 |
| 103 | 能否提供KP920模组完整的PCIe拆分、组合说明？ | 硬件 | 参考KP920模组技术规格书。 |
| 104 | 能否提供修改PCIe配置的操作说明，并列举所有可以配置的模式？ | 硬件 | 参考硬件设计指南中的高速部分，配置由IBV在BIOS中完成配置。 |
| 105 | Hilink8、Hilink7和Hilink10组合成X16时，按什么顺序？ | 硬件 | 参考技术规格书中的高速分配说明，按mode1中的PCIe控制器的[0:15]顺序进行顺序或反序配置。 |
| 106 | KP920模组是否支持PCIe翻转？所有的组合、拆分都支持这些翻转吗？ | 硬件 | 支持整Lane翻转；若需要以X8模式使用Hilink，则不能以X4的维度翻转Hilink。 |
| 107 | Hilink 5和Hilink 9是否也可以控制SATA？ | 硬件 | 详细参见技术规格书，其中Hilink5和Hilink9不能同时配置成SAS接口。 |
| 108 | 能否提供BMC和BIOS的版本？ | 工具 | KP920模组的BIOS版本由IBV提供，请联系IBV。BMC模组版本随出厂已提供基础版本，伙伴及客户可定制更新，华为不提供商用版本。 |
| 109 | 能否提供通过BMC升级BIOS FLASH 的操作说明与原理图示例？ | 硬件 | BIOS在iBMC WebUI的“iBMC管理 > 固件升级”界面中更新，原理图示例在资料中已提供。 |
| 110 | 能否提供BMC模组调试说明，需要哪些接口，以及是否需要USB？ | 硬件 | BMC模组的调试参考BMC模组硬件指南的对应模块，上电调试不需要USB。 |
| 111 | 是否提供KP920模组的软/硬件、驱动调试支持？ | 硬件 | 提供基础功能版本，后续调试由伙伴自行完成。 |
| 112 | BMC模组是否支持通过网络远程登录？ | 硬件 | 默认有调试网口，支持远程登录。 |
| 113 | 能否提供提供《Hi162x ARM Server 处理器用户手册》？ | 硬件 | 内部芯片资料无法提供。 |
| 114 | 能否提供提供《VPX\_BC81AMSA软硬件接口文档\_V0.10》？ | 硬件 | KP920模组目前提供寄存器说明，会以单独文档提供。BMC模组会提供接口拓扑及寄存器说明文档。 |
| 115 | 所有PCIe接口都是独立带宽吗？如有共享带宽，请说明 | 硬件 | 每个端口独立不影响，按照规格即可。 |
| 116 | 能否提供KP920模组内部CPLD型号、规格书、下载器与烧录软件？ | CPLD | 模组板CPLD型号内部使用，伙伴及客户暂不涉及。载板CPLD型号目前支持安路EF2/EF3系列，同时可以提供对应的IP核。紫光目前在天池扩展板上完成一款CPLD型号的开发和调试PGC7KD\-6IMBG400 。如需要，单独提供IP核。 |
| 117 | 能否提供KP920模组的CPLD相关的SGPIO、I2C协议与寄存器说明？ | 硬件 | 参考KP920模组管理接口文档。 |
| 118 | 是否提供模组板CPLD代码？如何定制CPLD？ | CPLD | 模组板CPLD代码暂无提供源码，接口通过模组规格说明书已提供。暂不支持模组板CPLD代码的开发和定制。 |
| 119 | BMC模组的JTAG是什么用途？“在线加载主板CPLD”是什么意思？ | 硬件 | 载板CPLD升级通道。 |
| 120 | 能否提供CPU\_I2C0的使用说明？能否提供“逃生通道”的配置说明？ | 硬件 | 逃生通道仅是模组内部上电HCCS配置使用的管理通道，客户及伙伴不需要额外的配置和关注。其他请参见KP920模组设计指导。双P场景使用，单P不需要使用。 |
| 121 | CPLD\_I2C0如何从BMC模组获取信息？BMC模组主动上报吗？ | 硬件 | BMC模组是主设备，KP920模组是从设备，由BMC模组通过SMC命令字对920模组发起访问。 |
| 122 | 能否提供LocalBUS的协议、寄存器说明？ | 硬件 | KP920模组的LocalBus寄存器详见寄存器手册的BIOS部分内容，BMC模组的LocalBus协议用于给CPLD在线升级。 |
| 123 | KP920模组开机时间，目前有25s的固件加载时间。需要确认是否可以优化，以及可以优化到多少？目前载板测试，BMC模组启动时间为70s，需要评估下可以优化到多少？ | BIOS | KP920模组启动时间小于20秒，目前在18秒左右；BIOS的启动时间约1分半，具体需要优化的话分模块进行，BIOS部分需IBV协助处理。 |
| 124 | 伙伴载板CPLD HPM包提供的策略是什么？ | 硬件 | 载板CPLD的HPM包目前需要在华为内部在线构建。 |
| 125 | KP920模组载板的3V3\_STBY电流预算紧张，部分场景超出了超出了ATX电源的5.45A供电能力，能否提供模组最小电流？ | 硬件 | KP920模组实际需求1.8A左右，建议按照2A设计，BMC模组最大需求3A。 |
| 126 | BMC模组参考原理图的LB\_ADDR24为什么要上下拉分压？ | 硬件 | 作为不同的协议配置功能。0：LPC(默认)；1：Espi。 |
| 127 | BMC模组SGMII能否支持1000base\-x的协议？ | 硬件 | BMC模组芯片手册未标注，具体可根据需要再调试验证。 |
| 128 | 载板CPLD的UID.BIN文件制作是否可以开放工具？ | 硬件 | 载板CPLD的UID文件由伙伴自行制作，华为不提供制作工具。 |
| 129 | 主从的CPU\_I2C1都接到BMC模组的I2C0上，那么主从的CPU\_I2C1的I2C地址会不会冲突？硬件设计指南上CPU的I2C地址只有一个CPU\_I2C1：0x2C（IPMB） | 硬件 | 该路I2C为BMC通过IPMB协议与CPU通信，只会与主片通信。0x2c为主片地址，该路不与从片通信。 |
| 130 | XGE接口在设计指导里25GE SR情况下插损余量为1.6dB，而Demo设计XGE接口直接接到PCIe座上，这段设计是以KR标准设计而非SR吗？ | 方案设计 | Demo设计XGE接口先连接PCIe座后再接网卡，网卡上有cdr芯片。插损裕量的计算是从模组连接器连接到对端网络接口。 |
| 131 | serdes部分mode组是独立配置的吗？比如SD32\-39如果想用SATA，需要全部在mode2模式下？还是每个serdes独立配置？SerDes部分是以Hilink为最小单元配置Mode模式？ | 方案设计 | 需要全部在mode2模式下，是以Hilink为最小单元配置Mode模式。 |
| 132 | 类似同步以太网应用，模组无专用以太网时钟接口，如果后期有需求调节以太网口的正负偏或者做以太网同步，是不是不能实现？ | 方案设计 | 不支持同步以太网。 |
| 133 | KP920模组的操作系统是什么？是跑在模组外的SATA硬盘上吗？至少要配多大容量的SATA硬盘？ | 硬件 | 欧拉系的都可以，包括麒麟、统信、普华、麒麟信安等服务器OS。 USB、SATA启动都可以，容量需要满足对应系统安装/运行要求，可以参考服务器系统盘。 |
| 134 | BMC模组功率是多少？必须使用散热片吗？ | 硬件 | BMC模组功耗在3W左右，散热可以根据实测情况决定。 |
| 135 | KP920模组的JTAG口（升级CPLD用的）如果留出的是一个插座，有对应的调试电缆可用吗？ | CPLD | 用于JTAG插座的CPLD升级烧录器需要伙伴自行购置。 |
| 136 | DEMO里每个KP模组有12V缓起和控制电路，可以去掉这部分设计吗？ | 方案设计 | 不建议去掉，每个模组需要都有缓起和控制。每一路都加缓起和控制电路，主要是过流保护和各个模组单独上下电。 |
| 137 | I210IS是PCIe x1转SGMII，I210AT是PCIe x1转电口的网卡芯片。有没有推荐的PCIe转光口和电口的网卡芯片？DEMO推荐的这个是SGMII转电口的，现在想要KP模组的PCIe转电口和网口的。 | 方案设计 | 内部没有用过，暂时没有推荐清单，需伙伴自行适配。 |
| 138 | 从CPU下的PCIe器件（M.2、I210IS）的时钟能接到主CPU的BUFFER下吗？ | 方案设计 | 不共用，时钟要分开。 |
| 139 | HCCS互连走线能从连接器下穿吗？ | 方案设计 | 如果在HCCS的出线层，且途径的高速孔有背钻，是可以下穿的，但需要检查一下走线的途径是否存在干扰。 |
| 140 | 想用一个IO和资源更多的载板CPLD，能否替换？ | CPLD | 可以更换，自行评估资源即可。不同型号的逻辑代码需要自行适配。 |
| 141 | SFC1\_BMC的其它管脚接到CPLD，没有时钟，怎么用？原理图这部分内容好像有缺失。 | 原理图 | BMC模组SFC1这路是预留到逻辑的，没有使用。 |
| 142 | BMC模组的STRAP部分上下拉可以去掉吗，功能特性是啥，没有相关说明。 | 设计方案 | 不能去掉，STRAP引脚是给BMC软件上电读取状态用的，在载板原理图上有具体说明，如果去掉将导致BMC软件无法正常启动加载。 |
| 143 | KP920模组设计指南，PCB设计指导部分TX/RX数据对等长要求中，TX/RX之间是否有要求？如果没有要求，SAS/SATA中的TX/RX数据对等长要求是针对什么？ | 硬件 | 差分对有等长要求，TX或RX有组内Lane等长要求，TX和RX之间没有等长要求；SAS/SATA采用X1，差分对有等长要求。 |
| 144 | S920S08模组连接原生USB3.0是5G还是10G？ | 硬件 | 5G。完全兼容USB3.0，向下兼容USB2.0。 |
| 145 | 网口XGE[0:7]是否兼容2.5G电口？ | 硬件 | 不兼容，网口配置参考硬件设计指南。 |
| 146 | 热仿真模型中，CPU没有热阻值，能否提供？温度规格按照什么判断？ | 硬件 | 可以参考热设计模型，CPU热阻在热设计模型中，温度规格按照Tj温度，小于参考模型温度即可满足规格要求（CPU小于仿真参考模型，其余器件可按照TjMAX规格评估），具体温度以实测为准。 |
| 147 | 模组上螺钉孔的作用是什么？ | 结构 | 四角外侧4个孔用于模组锁载板；四角内侧4个孔用于锁托架；两对角孔为定位销孔。 |
| 148 | Hilink3配成1G或10G时总共支持哪些协议？ | 硬件 | GE端口协议：1000BASE\-R/KR/CR 10GE端口协议：10GBASE\-R/KR/CR。网络配置需要联系华为提供定制文件。 |
| 149 | 模组系统盘是否有限制，是否可以挂在SATA下？ | 硬件 | 可以挂在SATA/PCIe下面，也可以通过USB启动。 |
| 150 | USB使用VGA接口，接鼠标/键盘，我们当前只在2P模式下的主/从CPU上，分别出1个USB3.0，是否有问题？其它USB口未出，是否有影响？ | 硬件 | 不用的可以参考硬件设计指南处理。 |
| 151 | 除了NVMe SSD应用外，没有其它插槽应用，如果找不到这些设备，是不是影响启动？ | 硬件 | 不影响启动。 |
| 152 | KP920模组的启动过程，从什么接口打印出来？通过什么口去管理、调试它？UART、PCIe还是Hisport？或是必须要借助一个额外的CPLD（或BMC模组）做一个接口转换才能调试KP920模组？ | 硬件 | UART0打印系统日志，可以通过UART串口调试CPU，不用做额外接口转换。 |
| 153 | KP920模组的SFC口是必须要使用的吗？如果是，外加的Flash中的BIOS配置是不是需要先烧后贴，KP920模组才能启动？如果想修改或升级BIOS，是不是还需要一个FPGA（或BMC）加MUX选通的设计才行？ | 硬件 | 必须使用，模组通过该链路读取载板上的BIOS FLASH信息。 使用BMC模组按照参考设计BIOS，可以实现在线升级，也可以先烧后贴。 如需通过BMC升级BIOS，可以通过MUX转换开关选通实现，参考硬件设计指南和参考板原理图设计，注意转换开关和电平转换芯片的选型。 |
| 154 | 一个BMC模组，是否只能配合一个“主CPU模式”的KP920模组？能1对多管理几个KP920模组吗？ | 硬件 | 可以一对一或者一对二。 |
| 155 | KP920模组不需要任何外部时钟就能工作吗？ | 硬件 | 单P可以不用外部时钟，双P需要提供50M外部同步时钟，详见硬件设计指南和电路参考设计中的电路板原理图。 |
| 156 | 类似同步以太网应用，模组无专用以太网时钟接口，如果后期有需求调节以太网口的正负偏或者做以太网同步，是不是不能实现？ | 硬件 | 不支持以太网同步。 |
| 157 | KP920模组的功耗过高，导致载板12V功率不够用。载板CPU发现功耗过大时，是否能让一个KP920模组上一半的核或DDR休眠掉？ | 硬件 | 通过BIOS关核来降低功耗，关核、降频等均在BIOS中设置，需要伙伴联系IBV提供相关的接口和支持。 |
| 158 | HCCS是否支持极性翻转和Lane序反序，PCIe是否支持Lane序反序？ | 硬件 | HCCS不建议极性翻转，建议M0对接M0、M1对接M1后进行Lane序反序，与参考板一致。PCIe可以Lane序翻转，需要整条Lane进行翻转。建议尽量不翻转。 |
| 159 | KP920模组的功率220W，能否将其控制在180W？ | 硬件 | 可以，通过BIOS关闭Core，需联系IBV定制。 |
| 160 | DEMO工具板中，低温预加热、低温温度检测等电路是否必须要接？去掉是否会影响上电？ | 原理图 | 低温预加热用于低温下给模组DDR加热，若没有低温应用场景则为非必须，不影响上电。 |
| 161 | KP920模组没有ID型号，载板在给模组板上电后，如何分辨模组板的型号？ | 硬件 | 上电时没有STRAP PIN区分模组板的型号，上电后可通过BMC查询。 |
| 162 | KP920模组上电后如何识别主从片？ | 硬件 | 请参考《模组硬件设计指南》中 “GPIO”章节的相关说明，根据CPU GPIO boot管脚识别： |
| 163 | KP920模组上电后如何识别自己插在哪个卡槽上？用GPIO吗？ | 硬件 | 请参考《模组硬件设计指南》中 “GPIO”章节的相关说明，根据CPU GPIO boot管脚识别。 |
| 164 | KP920模组上的CPLD能否接受定制？ | CPLD | 不能 |
| 165 | 散热组件中上托架能否跟散热片合并为一个零件，分开是有什么考虑吗？ | 硬件 | 基于应力需求和安装需求的考虑： 保证散热器着力点只与芯片凸台接触，防止芯片导热材料受力不均匀，影响散热。 散热器有重量，安装过程对接时，先装上托架再装散热器，在安装过程有利于保护器件不被磕碰。 |
| 166 | 载板CPLD的Hisport接口不通如何处理？ | 硬件 | 检查硬件链路上的信号传输、信号质量是否有问题。 若无问题，检查逻辑代码调用的IP核是否正确（SGPIO\_over\_Hisport），IP核中输入的时钟是否有问题（CPLD主时钟25M，Hisport\_RX时钟50M，Hisport\_TX时钟100M）。 |
| 167 | minSAS及2个SATA，未使用时设计上是否可以悬空？ | 硬件 | 可以悬空，请参考《模组硬件设计指南》处理。 |
| 168 | 在软件层面需要知道KP模组的编号，是否可以利用硬件信号的方式做区分，例如GPIO信号获取硬件地址方式，如果有类似的方案，建议使用哪些管脚？ | 硬件 | 可使用槽位位置进行编号，不建议使用KP920模组的GPIO管脚。 |
| 169 | UART0作为系统打印口，UART1/2是否可以自定义使用？ | 硬件 | 不能自定义使用，请参考《模组硬件设计指南》中“UART”章节的相关说明： UART0作为系统串口打印，UART1和UART2功能分别为M7和IMU串口打印，不能自定义使用。 |
| 170 | Demo板USB2.0接BMC模组，实际均是通用USB可接任意外设？比如USB转串口，转SPI。 | 硬件 | 请参考《模组硬件设计指南》中 “USB”章节的相关说明： 模组默认支持1组USB3.0和2组USB2.0端口，USB2.0建议用于连接BMC模组作为KVM的虚拟键鼠；USB3.0建议连接USB HUB供外部键鼠、存储设备，实现调测功能。USB转串口、SPI可以根据实际需求自行设计。 |
| 171 | 最主要的管理通道只有一个UART0，它的电平是LVCMOS\-3.3V吗？UART速率是多少？ | 硬件 | UART0电平是LVCMOS\-3.3V。 UART速率参考下边截图： |
| 172 | 未在原理图中画出的KP920模组管脚默认不使用，这些不使用的接口，有什么处理建议吗？是否都可以直接悬空？ | 硬件 | 请参考《模组硬件设计指南》处理，每个模块的概述中有对管脚的不使用处理方式说明。 |
| 173 | 硬盘因为物理尺寸受限，目前最大容量是256GB，是否够用？ | 硬件 | 系统盘容量需要根据实际场景进行规划，再进行硬盘容量评估。 |
| 174 | 预留的4 Lanes SerDes和Hisport管理接口，推荐使用哪路Hilink？ | 硬件 | Hisport不是Hilink高速，是模组CPLD与载板CPLD之间的低速通信接口。 |
| 175 | DEMO工具板上，如下截图的几个预留没有上件的电阻，什么情况下需要焊接上？ | 硬件 | 图一图二上件直连BM模组C在线升级载板CPLD；图三防浪涌的单向二极管。 |
| 176 | 是否能使用BMC的SGMII1？ | BMC | 默认支持BMC的SGMII0，使用SGMII1需要自行开发BMC软件代码，且BMC的两路SGMII不支持同时使用，需要切换通道。 |
| 177 | BMC模组：I2C4和I2C7不接，是否可行？ | BMC | 可以 |
| 178 | KP920模组：XGE出面板接口和互联交换芯片，是否可行？ | 硬件 | 交换芯片需要适配。 |
| 179 | 如何查询CPU1温度和CPU2的温度？ | 硬件 | 查询CPU1的温度 OS下进入目录：/sys/class/thermal/thermal\_zone0 输入命令：cat temp 查询CPU2的温度 OS下进入目录：/sys/class/thermal/thermal\_zone1 输入命令：cat temp |
| 180 | GPIO 的模式如何调整？ | 硬件 | 下载devmem源码包到linux系统下进行编译，对编译文件设置执行权限，即可使用devmem进行GPIO模式调整。 |
| 181 | 模组的ERRATA是什么？ | 硬件 | CPU的NCSI暂无法使用。 单个CPU最多可以接出5个MDIO接口/PHY接口。 网络配置中，单个Hilink中的4条Lane最多支持两种速率。 网络配置中，两个Hilink必须配置为相同模式。 S920L08插两根内存条时，不能都插在内侧（DDR通用规范）。 LPC只能是CPU与BMC间进行通信，不支持CPU与私有器件进行通信。 |