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title: 高速SerDess要求
description: "基于当前S920S08模组设计，本节规定了高速SerDes设计的插损要求。图示典型拓扑场景插损值由模组环回测试结果与全链路插损仿真得出，设计规则按载板余量给出，模组内部的损耗已经扣除。"
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# 高速SerDess要求

基于当前S920S08模组设计，本节规定了高速SerDes设计的插损要求。图示典型拓扑场景插损值由模组环回测试结果与全链路插损仿真得出，设计规则按载板余量给出，模组内部的损耗已经扣除。

如果载板设计需要兼容920系列模组，设计时需要综合考虑920系列模组全链路损耗余量，以较小的损耗余量作为设计标准。


PCIe的典型应用场景拓扑为载板->抬升卡->标卡，具体如下图：

图1 PCIe链路模型


**表1 PCIe设计规则**

| 序号 | 参数描述 | 要求 |
| --- | --- | --- |
| 1 | 信号速率/基频 | Gen3：8Gtps/4GHz Gen4：16Gtps/8GHz |
| 2 | 差分阻抗（PCIe数据和参考时钟） | 90 ohm +/\- 10% |
| 3 | 单端阻抗 | \- |
| 4 | 全链路插损约束（A to B） | 详见表2 |
| 5 | 差分对P/N等长要求 | ≤ 2 mil |
| 6 | TX到RX走线间距 | D≥10H |
| 7 | TX到TX/RX到RX走线间距 | D≥5H |
| 8 | TX/RX到其他走线距离 | D≥8H |
| 9 | TX/RX和参考时钟的等长要求 | 无要求 |
| 10 | 最大Via Stub长度 | ≤ 12 mil |


**表2 全链路插损约束（A to B）**

| 端口 | 模式 | S920X08模组全链路损耗余量（dB） | S920S08模组全链路损耗余量（dB） | S920L08模组全链路损耗余量（dB） |
| --- | --- | --- | --- | --- |
| PCIe0 | M5 X8 | 18.5 @8GHz | 20.0 @8GHz | \- |
| PCIe0 | M6 X8 | \- | 17.1 @8GHz | 18.5 @8GHz |
| PCIe0 | M5 X2 | \- | \- | 17 @8GHz |
| PCIe1 | M7 X4 | 15 @8GHz | 18.1 @8GHz | 15 @8GHz |
| PCIe1 | M8 X8 | 18.9 @8GHz | 19.2 @8GHz | 18.9 @8GHz |
| PCIe1 | M10 X4 | 17.2 @8GHz | 19.0 @8GHz | 17.2 @8GHz |
| PCIe2 | M4 X4 | 17 @8GHz | 18.1 @8GHz | \- |
| PCIe2 | M9 X4 | 18.5 @8GHz | 18.9 @8GHz | 18.5 @8GHz |
| PCIe2 | M4 X2 | \- | \- | 17 @8GHz |


HCCS的典型应用场景拓扑为连接器->连接器，PCB走线直连，具体如下图：

图2 HCCS链路模型


**表3 HCCS设计规则**

| 序号 | 参数描述 | 要求 |
| --- | --- | --- |
| 1 | 信号速率/基频 | 30Gtps/15GHz |
| 2 | 差分阻抗（HCCS数据和参考时钟） | 90 ohm +/\- 10% |
| 3 | 单端阻抗 | \- |
| 4 | 全链路插损约束（A to B） | 详见表4 |
| 5 | 差分对P/N等长要求 | ≤ 2 mil |
| 6 | TX或RX组内Lane等长要求 | ≤50 mil |
| 7 | TX到RX走线间距 | D≥5H |
| 8 | TX/RX到其他走线距离 | D≥8H |
| 9 | TX/RX和参考时钟的等长要求 | 无要求 |
| 10 | 最大Via Stub长度 | ≤ 12 mil |


**表4 全链路插损约束（A to B）**

| 端口 | 模式 | S920X08模组全链路损耗余量（dB） | S920S08模组全链路损耗余量（dB） |
| --- | --- | --- | --- |
| HCCS0\-\-HCCS0 | X8 | 11.5 @15GHz | 12.4 @15GHz |
| HCCS0\-\-HCCS1 HCCS1\-\-HCCS0 | X8/X16 | 10.5 @15GHz | \- |
| HCCS1\-\-HCCS1 | X8 | 8.8 @15GHz | \- |


SAS的典型应用场景拓扑为载板->线缆连接器->硬盘背板->硬盘连接器->硬盘，具体如下图：

图3 SAS链路模型


**表5 SAS设计规则**

| 序号 | 参数描述 | 要求 |
| --- | --- | --- |
| 1 | 信号速率/基频 | Gen 1: 3 Gtps / 1.5 GHz Gen 2: 6 Gtps / 3 GHz Gen 3: 12 Gtps / 6 GHz |
| 2 | 差分阻抗 | 90 ohm +/\- 10% |
| 3 | 单端阻抗 | \- |
| 4 | 全链路插损约束（A to B） | 详见表6 |
| 5 | 差分对P/N等长要求 | ≤ 2 mil |
| 6 | TX或RX组内Lane等长要求 | ≤500 mil |
| 7 | TX到RX走线间距 | D≥5H |
| 8 | TX/RX到其他走线距离 | DX≥8H |
| 9 | 最大Via Stub长度 | ≤ 12 mil |


**表6 全链路插损约束（A to B）**

| SAS | 模式 | S920X08模组全链路损耗余量（dB） | S920S08模组全链路损耗余量（dB） | S920L08模组全链路损耗余量（dB） |
| --- | --- | --- | --- | --- |
| SAS0 Lane[0:7] | Gen 3 | \- | 14.6 @6GHz | \- |
| SAS1 Lane[0:7] | Gen 3 | 15.4 @6GHz | 16.0 @6GHz | 15.4 @6GHz |


SATA的典型应用场景拓扑为载板->线缆连接器->硬盘背板->硬盘连接器->硬盘，具体如下图：

图4 SATA链路模型


**表7 SATA设计规则**

| 序号 | 参数描述 | 要求 |
| --- | --- | --- |
| 1 | 信号速率/基频 | Gen 1: 1.5 Gtps / 0.75 GHz Gen 2: 3 Gtps / 1.5 GHz Gen 3: 6 Gtps / 3 GHz |
| 2 | 差分阻抗 | 90 ohm +/\- 10% |
| 3 | 单端阻抗 | \- |
| 4 | 全链路插损约束（A to B） | 详见表8 |
| 5 | 差分对P/N等长要求 | ≤ 2mil |
| 6 | TX或RX组内Lane等长要求 | \- |
| 7 | TX到RX走线间距 | D≥5H |
| 8 | TX/RX到其他走线距离 | DX≥8H |
| 9 | 最大Via Stub长度 | 20 mil |


**表8 全链路插损约束（A to B）**

| 板载SATA | 模式 | S920X08模组全链路损耗余量（dB） | S920S08模组全链路损耗余量（dB） | S920L08模组全链路损耗余量（dB） |
| --- | --- | --- | --- | --- |
| SATA 3.0 Lane[0] | Gen 3 | 8.0 @3GHz | 8.0 @3GHz | 8.0 @3GHz |
| SATA 3.0 Lane[1] | Gen 3 | 7.9 @3GHz | 7.9 @3GHz | 7.9 @3GHz |


XGE的典型应用场景包括以下两种：

- 直出光口（SR）：载板->光模块
  图5 XGE-SR链路模型

- PCB直出负载芯片（KR）：拓扑为载板->背板->负载芯片
  图6 XGE-KR链路模型


**表9 XGE设计规则**

| 序号 | 参数描述 | 要求 |
| --- | --- | --- |
| 1 | 信号速率/基频 | 10G KR：10.3125Gtps/~5.1GHz 25G KR：25.78125Gtps/~12.9GHz 40G KR4：10.3125Gtps/~5.1GHz 100G KR4：25.78125Gtps/~12.9GHz |
| 2 | 差分阻抗 | 90 ohm +/\- 10% |
| 3 | 单端阻抗 | \- |
| 4 | 全链路插损约束（A to B） | 详见表10 |
| 5 | 差分对P/N等长要求 | ≤2 mil |
| 6 | 组内Lane等长要求 | ≤500 mil |
| 7 | TX到RX走线间距 | D≥5H |
| 8 | TX/RX到其他走线距离 | D≥8H |
| 9 | 最大Via Stub长度 | ≤ 12 mil |


**表10 全链路插损约束（A to B）**

| 端口 | 模式 | S920X08模组全链路损耗余量（dB） | S920S08模组全链路损耗余量（dB） | S920L08模组全链路损耗余量（dB） | 备注 |
| --- | --- | --- | --- | --- | --- |
| XGE[0:3] | 25G KR | 18.7 @12.5GHz | 18.7 @12.5GHz | 18.7 @12.5GHz | \- |
| XGE[4:7] | 25G KR | 20.2 @12.5GHz | 20.2 @12.5GHz | 20.2 @12.5GHz | \- |
| XGE[0:3] | 10G KR | 13.6 @5GHz | 13.6 @5GHz | 13.6 @5GHz | \- |
| XGE[4:7] | 10G KR | 14.5 @5GHz | 14.5 @5GHz | 14.5 @5GHz | \- |
| XGE[0:3] | 25G SR | 1.6 @12.5GHz | 1.6 @12.5GHz | 1.6 @12.5GHz | SR场景建议使用CDR中继 |
| XGE[4:7] | 25G SR | 1.8 @12.5GHz | 1.8 @12.5GHz | 1.8 @12.5GHz | SR场景建议使用CDR中继 |
| XGE[0:3] | 10G SR | 2.4 @5GHz | 2.4 @5GHz | 2.4 @5GHz | SR场景建议使用CDR中继 |
| XGE[4:7] | 10G SR | 2.5 @5GHz | 2.5 @5GHz | 2.5 @5GHz | SR场景建议使用CDR中继 |


**表11 USB3.0设计规则**

| 序号 | 参数描述 | 要求 |
| --- | --- | --- |
| 1 | 信号速率/基频 | 5Gtps/2.5GHz |
| 2 | 差分阻抗 | 90 ohm +/\- 10% |
| 3 | 模组外走线插损约束 | 详见表12 |
| 4 | 差分对P/N等长要求 | ≤ 2 mil |
| 5 | TX或RX组内Lane等长要求 | \- |
| 6 | TX到RX走线间距 | D≥5H |
| 7 | TX/RX到其他走线距离 | DX≥8H |
| 8 | 最大Via Stub长度 | ≤ 12 mil |


**表12 模组外走线插损约束**

| 端口 | S920X08模组全链路损耗余量（dB） | S920S08模组全链路损耗余量（dB） | S920L08模组全链路损耗余量（dB） |
| --- | --- | --- | --- |
| USB3.0 | 8.0 @2.5GHz | 8.0 @2.5GHz | 8.0 @2.5GHz |