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title: 低速及单端信号要求
description: "**表1 单端信号设计规则**"
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# 低速及单端信号要求


**表1 单端信号设计规则**

| 序号 | 规则/建议 |
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| 1 | 如无特殊设计，模组低速及单端信号阻抗应在50 ohm的基础上+/\- 15%进行控制。 VGA的输出信号采用单端输出，匹配电阻放置在源端的阻抗控制为75Ω；放置在负载端的阻抗控制为37.5Ω。 |
| 2 | 建议采用带状线或微带线布线，双面参考GND平面。 |
| 3 | 走线尽量避开各种开关电源以及12V过孔。 |
| 4 | 涉及等长的低速总线，如NCSI、LPC、SFC/SPI，具体要求请参见表2。 |
| 5 | 时钟信号应当双面参考地，避免跨平面分割情况。 低速总线（如SFC/SPI、NCSI、LPC等）应尽量避免跨分割，如果无法避免穿过参考平面的分割区域，应该就近用电容“跨接”，用于桥接低速信号的回流路径。 关键信号如时钟信号走线距离其他信号要满足3W设计规则。 |
| 6 | 一驱多信号建议采用菊花链形式走线，靠近每个主从器件末端建议放串阻便于调整信号质量。 一驱一信号，SPI、LPC等超过1MHz的低速信号线尽量短，建议控制在4inch以内。 应严格控制走线长度差异以确保满足信号时序要求。 |
| 7 | 时钟信号、复位信号、中断信号等关键低速信号如果使用过孔换层，建议在过孔旁增加一个地孔。 |


**表2 低速信号等长要求**

| 低速信号 | SPCE要求 |
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| SGPIO | 等长要求保持和SGPIO的CLK为Target等长±5mil。 |
| LPC | 数据延时控制在3ns内，等长要求保持和LPC的CLK为Target等长±5mil。 |
| SFC/SPI | 以时钟为Target，走线等长误差控制在±5mil，走线Skew控制在2.7ns以内。 |
| JTAG | 等长要求保持和JTAG的TMS为Target等长±50mil。 |