时钟

模组支持1组差分时钟输出，用于PCIe Endpoint的时钟供应。PCIe差分时钟输出可以通过Clock Buffer进行时钟扩展，以满足多个不同PCIe Endpoint的时钟需求。

表1 时钟管脚说明
位置	管脚网络名	类型	描述	不使用处理方式
F9	CLK_100MP	O	100M差分时钟输出P端	悬空
F10	CLK_100MN	O	100M差分时钟输出N端	悬空

图1 时钟推荐设计拓扑

表2 100MHz差分时钟输出规格
类别	参数规格
频率	100Mhz
电平类型	建议使用LVDS AC耦合方式，扩展板上做AC耦合处理
占空比	40-60%
展频	不支持
Jitter peaking	<0.1dB

推荐使用的Clock Buffer型号包括并不限于如下型号：

图2 AC耦合链路下推荐LVDS电路

载板的PCIE时钟设计需要完全参考LVDS设计，芯片AC耦合设计规范。

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