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JTAG模块设计

图1 JTAG信号拓扑

抓取预留的测试点信号,通过示波器解码,测试JTAG模块功能完整性。

设计模块时考虑其在不同场景下的可重用性,以减少重复开发的工作量和成本。包括标准化接口、模块化设计、代码重用等。

JTAG_EN=1:JTAG模式,CPLD调试升级通道。

表1 对外接口信号定义

位置

管脚网络名

类型

描述

不使用处理方式

D2

JTAG_TCK/GPIO12

IO

JTAG时钟输入

悬空

D1

JTAG_TDI/GPIO13

IO

JTAG数据输入

悬空

F2

JTAG_TDO/GPIO14

IO

JTAG数据输出

悬空

F1

JTAG_TMS/GPIO15

IO

JTAG TMS

悬空

H2

JTAG_TRST/GPIO16

IO

JTAG复位输入

悬空

H1

JTAG_EN/GPIO17

IO

JTAG使能

悬空